UPI 인터커넥트의 핵심 역할 및 기본 구조
Intel UPI는 QPI의 후속 기술로 2017년 Skylake-SP(Xeon Scalable)부터 적용되었으며, 멀티소켓 환경에서 캐시 일관성을 유지하는 저지연 점대점 인터커넥트입니다. 각 Xeon 프로세서는 2개 또는 3개의 UPI 링크를 제공하여 다른 CPU 소켓과의 고속 통신을 지원합니다. 10.4 GT/s 속도로 작동하며, 디렉토리 기반 홈 스누프 코히런시 프로토콜을 사용하는 점에서 QPI의 프리앨로케이션 한계를 극복했습니다.
분산 CHA 아키텍처와 캐시 일관성 관리
각 코어 및 LLC(Last Level Cache) 뱅크에는 Caching Home Agent(CHA)가 배치되어 있으며, 이는 메시 인터커넥트를 통해 주소를 추적하고 원격 에이전트의 스누프에 응답합니다. CHA는 주소 인터리빙을 통해 단일 논리 UPI 에이전트로 작동하므로 코어나 메모리 컨트롤러 개수에 관계없이 항상 하나의 UPI 노드로 표시됩니다. 이러한 분산 구조는 핫스팟 제거와 스케일링의 유연성을 보장합니다.
링크 토폴로지와 실무 구성 전략
UPI 링크는 소켓 개수에 따라 링, 메시, 풀메시 토폴로지로 배포됩니다. 2소켓 구성은 단일 또는 이중 링크, 4소켓은 링 또는 크로스바, 8소켓은 다계층 장거리 연결로 구성됩니다. 전술적으로 가상 경로를 통해 32개까지 프로세서 확장을 지원하며, 각 토폴로지 선택은 레이턴시와 대역폭 트레이드오프를 고려해야 합니다.