DDR5 SDRAM 핵심 아키텍처
1. 듀얼 채널 서브채널 구조
DDR5의 가장 혁신적인 특성은 단일 DIMM이 두 개의 독립적인 40비트(데이터 32비트 + ECC 8비트) 채널을 갖춘다는 점입니다. 각 채널은 별도의 명령/주소 버스와 행/열 디코더를 보유하여 동시에 서로 다른 메모리 위치에 독립적인 읽기/쓰기 명령을 실행할 수 있습니다. 이는 DDR4의 단일 64비트 모놀리식 버스와 완전히 다른 방식으로, 메모리 접근 동시성을 크게 향상시킵니다.
2. 16n 프리페치 및 버스트 길이 확장
DDR5는 16n 프리페치 아키텍처를 사용하여 높은 속도 동작을 달성합니다. 단일 읽기/쓰기 작업은 내부 코어에서 16n비트 폭의 8 클록 데이터 전송으로 구성되며, I/O 핀에서는 16개의 n비트 폭 반클록 사이클 데이터 전송으로 변환됩니다. 버스트 길이(BL)는 DDR4의 8바이트에서 16바이트로 확장되어, x86 캐시 라인(64바이트)의 필요성을 충족하면서 채널 동시성을 배가합니다.
3. 확장된 뱅크 구조와 메모리 병렬성
DDR5 장치는 x4/x8 구성에서 32개 뱅크(8개 뱅크 그룹 × 4개 뱅크)를, x16 구성에서 16개 뱅크(4개 뱅크 그룹 × 4개 뱅크)를 제공합니다. 이는 DDR4 대비 뱅크 수를 증가시켜 메모리 접근 패턴의 최적화를 가능하게 합니다.
4. 온다이 전압 조절(On-DIMM Voltage Regulation)
DDR5는 전압 조절 기능이 마더보드에서 DIMM 모듈로 이전되었습니다. 공칭 동작 전압은 DDR4의 1.2V에서 1.1V로 감소하여 전력 소비를 줄이고, 온다이 조절기가 VDD(1.1V) 및 VPP(1.8V)를 정밀하게 관리합니다. 모듈 자체 전원 관리는 동적 전압 최적화와 열 관리 개선을 가능하게 합니다.
5. 신호 무결성 및 신뢰성 기능
DDR5는 결정 피드백 등화(Decision Feedback Equalization, DFE) 기술로 입출력 신호 품질을 개선하여 더 높은 전송 속도에서 안정성을 확보합니다. 쓰기/읽기 순환 중복 검사(CRC)와 온다이 ECC 기능이 데이터 무결성을 강화하며, JESD79-5C 표준 이상에서는 행 활성화 횟수를 모니터링하는 Per-Row Activation Counting(PRAC) 기술이 DRAM 신뢰성을 보장합니다.
실무 주의사항
시스템 설계 시 듀얼 서브채널 아키텍처의 비대칭 구성이 가능하므로 주의가 필요합니다. 특정 플랫폼에서는 단일 서브채널만 구성된 DIMM이 작동할 수 있으나 전체 성능을 활용하지 못합니다. 또한 메모리 컨트롤러 설계가 플랫폼별로 상이하므로(인텔 Raptor Lake는 동일 슬롯 라우팅, Arrow Lake는 분리된 슬롯) 호환성 검증이 중요합니다.